ASIC Design NCG

First Screening Round

2 basic RTL Questions, 1 Scripting
Blocking vs non blocking, reg vs wire
Python scripting question: file I/O, basic string parsing
2nd RTL question: Basic 2 stage adder, design Verilog module given

███████████████████████████████████ █████████████████████████████████████████ ███████████████████████████████████████████████ ██████████████████████████████████████████████████ ████████████████████████████████████████████████████ ██████████████████████████████████████████████████ ████████████████████████████████████████████████ █████████████████████████████████████████████ ███████████████████████████████████████████ ███████████████████████████████████████████ █████████████████████████████████████████████ █████████████████████████████████████████████████ ████████████████████████████████ ███████████████████████████████████████ █████████████████████████████████████████████ ██████████████████████████████████████████████████