ASIC/Firmware Digital Verification Engineer Intern

@ Synopsys

Notes from First Interview: Don’t spend time learning SDC. Be thorough with FIFO BRAM: Controlling FIFO timing. How FIFO depth/size is determined. Understand async vs sync reset: Know when and why each is used. Be clear████████████████████████████████████████████████████████████ █████████████████████████████████████████████████████████████ ██████████████████████████████████████████████████████████████ ███████████████████████████████████████████████████████████████ ████████████████████████████████████████████████████████████████ █████████████████████████████████████████████████████████████████ ██████████████████████████████████████████████████████████████████ ███████████████████████████████████████████████████████████████████ ████████████████████████████████████████████████████████████████████ █████████████████████████████████████████████████████████████████████ ██████████████████████████████████████████████████████████████████████ ███████████████████████████████████████████████████████████████████████ ████████████████████████████████████████████████████████████████████████ █████████████████████████████████████████████████████████████████████████ ████████████████████████████████████