One interview question involved designing a Verilog module that ingests an odd number of integers N, where the input contains (N-1)/2 pairs of identical integers and one unpaired integer. The integers are streamed in serially
███████████████████████████████████
█████████████████████████████████████████
███████████████████████████████████████████████
██████████████████████████████████████████████████
████████████████████████████████████████████████████
██████████████████████████████████████████████████
████████████████████████████████████████████████
█████████████████████████████████████████████
███████████████████████████████████████████
███████████████████████████████████████████
█████████████████████████████████████████████
█████████████████████████████████████████████████
████████████████████████████████
███████████████████████████████████████
█████████████████████████████████████████████
██████████████████████████████████████████████████
████████████████████████████████████████████████████
████████████████████████████████████████████████████
💬 Discussion (0)
No comments yet. Unlock this question to start the discussion.